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Logic Synthesis and Verification Algorithms

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Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

18.03.2013

Verlag

Springer Us

Seitenzahl

564

Maße (L/B/H)

25,4/17,8/3,3 cm

Gewicht

1112 g

Auflage

Softcover reprint of the original 1st edition 1996

Sprache

Englisch

ISBN

978-1-4757-7036-0

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Taschenbuch

Erscheinungsdatum

18.03.2013

Verlag

Springer Us

Seitenzahl

564

Maße (L/B/H)

25,4/17,8/3,3 cm

Gewicht

1112 g

Auflage

Softcover reprint of the original 1st edition 1996

Sprache

Englisch

ISBN

978-1-4757-7036-0

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

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  • I: Introduction. 1. Introduction. 2. A Quick Tour of Logic Synthesis with the Help of a Simple Example. II: Two Level Logic Synthesis. 3. Boolean Algebras. 4. Synthesis of Two-Level Circuits. 5. Heuristic Minimization of Two-Level Circuits. 6. Binary Decision Diagrams (BDDs) III: Models of Sequential Systems. 7. Models of Sequential Systems. 8. Synthesis and Verification of Finite State Machines. 9. Finite Automata. IV: Multilevel Logic Synthesis. 10. Multi-Level Logic Synthesis. 11. Multi-Level Minimization. 12. Automatic Test Generation for Combinational Circuits. 13. Technology Mapping. A. ASCII Codes. B. Supplementary Problems. Bibliography. Index.