Logic Synthesis and Verification Algorithms
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Beschreibung
Produktdetails
Einband
Gebundene Ausgabe
Erscheinungsdatum
30.06.1996
Abbildungen
XXXII, 564 p.
Verlag
Springer UsSeitenzahl
564
Maße (L/B/H)
26/18,6/4 cm
Gewicht
1406 g
Auflage
1996 edition
Sprache
Englisch
ISBN
978-0-7923-9746-5
Logic Synthesis and Verification Algorithms
is a textbook designed for courses on VLSI Logic Synthesis and Verification, Design Automation, CAD and advanced level discrete mathematics. It also serves as a basic reference work in design automation for both professionals and students.
Logic Synthesis and Verification Algorithms
is about the theoretical underpinnings of VLSI (Very Large Scale Integrated Circuits). It combines and integrates modern developments in logic synthesis and formal verification with the more traditional matter of Switching and Finite Automata Theory. The book also provides background material on Boolean algebra and discrete mathematics.
A unique feature of this text is the large collection of solved problems.
Throughout the text the algorithms covered are the subject of one or more problems based on the use of available synthesis programs.
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