Design-for-Test and Test Optimization Techniques for TSV-based 3D Stacked ICs
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Sprache:Englisch
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Beschreibung
Produktdetails
Einband
Gebundene Ausgabe
Erscheinungsdatum
02.12.2013
Abbildungen
XVIII, 245 p. 133 illus., 115 illus. in color.
Verlag
SpringerSeitenzahl
245
Maße (L/B/H)
24,1/16/2 cm
Gewicht
513 g
Auflage
2014
Sprache
Englisch
ISBN
978-3-319-02377-9
This book describes innovative techniques to address the testing needs of 3D stacked integrated circuits (ICs) that utilize through-silicon-vias (TSVs) as vertical interconnects. The authors identify the key challenges facing 3D IC testing and present results that have emerged from cutting-edge research in this domain. Coverage includes topics ranging from die-level wrappers, self-test circuits, and TSV probing to test-architecture design, test scheduling, and optimization. Readers will benefit from an in-depth look at test-technology solutions that are needed to make 3D ICs a reality and commercially viable.
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