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Produktbild: Sequential Logic Testing and Verification
Band 163

Sequential Logic Testing and Verification

Aus der Reihe The Springer International Series in Engineering and Computer Science

148,99 €

inkl. gesetzl. MwSt., Versandkostenfrei

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

10.10.2012

Verlag

Springer Us

Seitenzahl

214

Maße (L/B/H)

23,5/15,5/1,4 cm

Gewicht

373 g

Auflage

Softcover reprint of the original 1st ed. 1992

Sprache

Englisch

ISBN

978-1-4613-6622-5

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

10.10.2012

Verlag

Springer Us

Seitenzahl

214

Maße (L/B/H)

23,5/15,5/1,4 cm

Gewicht

373 g

Auflage

Softcover reprint of the original 1st ed. 1992

Sprache

Englisch

ISBN

978-1-4613-6622-5

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

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  • Produktbild: Sequential Logic Testing and Verification
  • List of Figures.- List of Tables.- Preface.- Acknowledgements.- 1 Introduction.- 1.1 IC Design Systems.- 1.2 Implementation Verification.- 1.3 Testing.- 1.4 Synthesis For Testability.- 1.5 Outline.- 2 Sequential Test Generation.- 2.1 Preliminaries.- 2.2 Methods for Sequential Test Generation.- 2.2.1 Random Techniques.- 2.2.2 Deterministic Techniques.- 2.3 Test Generation Strategy.- 2.4 Cover Extraction and Combinational ATG.- 2.5 Justification.- 2.6 Initialization of Circuits.- 2.7 State Differentiation.- 2.8 Identification of Redundant Faults.- 2.9 Test Generation Results Using STEED.- 2.10 Conclusions.- 3 Test Generation Using RTL Descriptions.- 3.1 Preliminaries.- 3.2 Previous Work.- 3.3 Global Strategy for Test Generation.- 3.4 State Justification.- 3.5 Indexed Backtracking.- 3.6 Conflict Resolution.- 3.6.1 Assembling the equations.- 3.7 State Differentiation.- 3.8 Test Generation Results Using ELEKTRA.- 3.9 Conclusions.- 4 Sequential Synthesis for Testability.- 4.1 Preliminaries.- 4.1.1 Eliminating Sequential Redundancies.- 4.2 Previous Work.- 4.3 Theoretical Results.- 4.3.1 An Unconditional Testability Theorem.- 4.3.2 Logic Partitioning.- 4.4 The Synthesis and Test Strategy.- 4.5 Detection of Invalid States.- 4.6 Detection of Equivalent States.- 4.7 Experimental Results.- 4.8 Conclusions.- 5 Verification of Sequential Circuits.- 5.1 Preliminaries.- 5.2 Previous Work.- 5.3 Implicit STG Traversal.- 5.3.1 Incompletely-specified machines.- 5.4 Implicit STG Enumeration.- 5.4.1 Traversal versus enumeration.- 5.5 Experimental Results.- 5.6 Conclusions.- 6 Symbolic FSM Traversal Methods.- 6.1 Preliminaries.- 6.1.1 Binary Decision Diagrams.- 6.1.2 Sets and Characteristic Functions.- 6.2 Traversal by Recursive Range Computation.- 6.3 Traversal based on Transition Relations.- 6.3.1 Iterative Squaring.- 6.3.2 Detecting Equivalent States.- 6.4 Depth-First Geometric Chaining.- 6.4.1 An Autonomous Counter.- 6.4.2 A Loop Counter.- 6.5 A Mixed Traversal Algorithm.- 6.5.1 Introduction.- 6.5.2 k-Convergence and t-Periodicity.- 6.5.3 Traversing Cascaded Machines.- 6.5.4 Traversing Mutually Interacting Machines.- 6.5.5 Generalization to Multiple Submachines.- 6.5.6 Input-Selection-Based Traversal.- 6.6 Implementation of Algorithm.- 6.7 Experimental Results.- 6.8 Conclusions.- 7 Conclusions.- 7.1 Test Generation.- 7.2 Synthesis for Testability.- 7.3 Verification.- 7.4 Directions for Future Work.