Diseños VLSI escalables en nodos tecnológicos avanzados por debajo de 7nm
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47,99 €
inkl. gesetzl. MwSt.,
Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
30.08.2026
Verlag
Ediciones Nuestro ConocimientoSeitenzahl
56
Maße (L/B/H)
22/15/0,4 cm
Gewicht
102 g
Sprache
Spanisch
EAN
9786630449679
En los diseños ASIC modernos, la gestión de la congestión es un desafío crítico cuando la tecnología se reduce a nodos más avanzados (7nm, 5nm, etc.) para lograr diseños VLSI robustos y de bajo consumo energético. La congestión ocurre cuando hay una densidad excesiva de colocación de celdas o una alta demanda de enrutamiento en áreas localizadas, lo que provoca bloqueos de enrutamiento, un aumento en la longitud de los cables y dificultades en el cierre de tiempos. Para mitigar esto, el planificado de área (floorplanning) consciente de la congestión ha demostrado ser una estrategia clave, teniendo en cuenta el plan de distribución inicial al comienzo del ciclo de diseño en relación con los recursos de enrutamiento y colocación. Este trabajo se centra en métodos de floorplanning escalables y conscientes de la congestión adaptados para el diseño ASIC en nodos tecnológicos avanzados. Se examinan técnicas como la colocación optimizada de macros/bloques, la distribución de espacios en blanco, la estimación temprana de la congestión y la planificación del acceso a pines para reducir los puntos críticos. Al integrar el análisis de congestión en el nivel de floorplanning, los diseñadores pueden reducir la complejidad del enrutamiento, minimizar las reiteraciones de diseño y mejorar la calidad general de los resultados (QoR). Este enfoque garantiza que los diseños VLSI sean escalables y enrutables, asegurando los objetivos de rendimiento y eficiencia en el nivel submicrónico profundo.
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