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Produktbild: Digital VLSI Design with Verilog
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Digital VLSI Design with Verilog A Textbook from Silicon Valley Polytechnic Institute

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116,99 € UVP 131,99 €

inkl. gesetzl. MwSt., Versandkostenfrei

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

24.09.2016

Abbildungen

XVI, 273 illus., 116 illus. in color., schwarz-weiss Illustrationen, farbige Illustrationen

Verlag

Springer

Seitenzahl

553

Maße (L/B/H)

23,5/15,5/2,9 cm

Gewicht

959 g

Auflage

Softcover reprint of the original 2nd edition 2014

Sprache

Englisch

ISBN

978-3-319-33098-3

Beschreibung

Rezension

“As the title states, this is a textbook for a graduate course on digital design. … the text is mostly oriented to the professor, providing a perfect tool to drive the course. The text is well structured by weeks and class sessions … needed to cover most of the aspects involved in an introductory digital design course. … I am sure that students using this book will learn enough to start working in any Silicon company.” (Javier Castillo, Computing Reviews, March, 2015)

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Einband

Taschenbuch

Erscheinungsdatum

24.09.2016

Abbildungen

XVI, 273 illus., 116 illus. in color., schwarz-weiss Illustrationen, farbige Illustrationen

Verlag

Springer

Seitenzahl

553

Maße (L/B/H)

23,5/15,5/2,9 cm

Gewicht

959 g

Auflage

Softcover reprint of the original 2nd edition 2014

Sprache

Englisch

ISBN

978-3-319-33098-3

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

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  • Produktbild: Digital VLSI Design with Verilog
  • Introduction.- Verilog vectors.- Logical (Boolean) Operators.- Bitwise Operators: Vectors and Reduction.- VCD File Dump.- SDF File Dump.- More Language Constructs.- Procedural Control.- Net Types, Simulation, & Scan.- PLLs and the Ser Des Project.- Date Storage and Verilog Arrays.- Counter Types and Structures.- Contention and Operator Precedence.- Digital Basics:  Three-State Buffer and Decoder.- Back to the PLL and the Ser Des.- State Machine and FIFO Design.- Rise-Fall Delays and Event Scheduling.- Built-in Gates and Net Types.- Procedural Control and Concurrency.- Hierarchical Names and generate Blocks.- Serial-Parallel Conversion.- UDPs, Timing Triplets, and Switch-level Models.- Parameter Types and Module Connection.- Hierarchical Names and Design Partitions.- Verilog Configurations.- Timing Arcs and specify Delays.- Timing Checks and Pulse Controls.- The Sequential Deserializer.- PLL Redesign.- The Concurrent Deserializer.- The Serializer and the SerDes.- Design For Test(DFT).- DFT for a Full-Duplex SerDes.- SDF Back-Annotation.- Wrap-up:  TheVerilog Language.- Deep-Submicron Problems and Verification.- System Verilog.- Verilog-AMS.