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  • Produktbild: High Performance Embedded Architectures and Compilers
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Band 5409

High Performance Embedded Architectures and Compilers Fourth International Conference, HiPEAC 2009

51,99 €

inkl. gesetzl. MwSt., Versandkostenfrei


Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

12.01.2009

Abbildungen

XIII, 420 p.

Herausgeber

André Seznec + weitere

Verlag

Springer Berlin

Seitenzahl

420

Maße (L/B/H)

23,5/15,5/2,4 cm

Gewicht

657 g

Auflage

2009

Sprache

Englisch

ISBN

978-3-540-92989-5

Beschreibung

Portrait

Prof. Dr. Theo Ungerer ist Professor für Systemnahe Informatik mit Schwerpunkt Kommunikationssysteme und Internet-Anwendungen am Institut für Informatik der Universität Augsburg. Zudem ist er wissenschaftlicher Direktor des Rechenzentrums und Mitglied des Lenkungsrates des IT-Servicezentrums der Universität Augsburg.
Seine wissenschaftlichen Interessen gelten den Gebieten der Prozessorarchitektur sowie der eingebetteten und ubiquitären Systeme. Theo Ungerer hat über 150 wissenschaftliche Publikationen und 6 Fachbücher veröffentlicht. Er ist Mitglied des Lenkungsrates und deutscher Koordinator des EU-Exzellenznetzwerkes HiPEAC- High Performance Embedded Architectures and Compilers

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Einband

Taschenbuch

Erscheinungsdatum

12.01.2009

Abbildungen

XIII, 420 p.

Herausgeber

Verlag

Springer Berlin

Seitenzahl

420

Maße (L/B/H)

23,5/15,5/2,4 cm

Gewicht

657 g

Auflage

2009

Sprache

Englisch

ISBN

978-3-540-92989-5

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

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